这项成果由斯坦福大年夜学、卡内基梅隆大年夜学、宾夕法尼亚大年夜学、麻省理工学院结合美国本土代工厂 SkyWater Technology 完成，是首款在美国贸易晶圆厂制造的单片3D芯片，其垂直互联布线密度创下今朝3D芯片的新高，实测和仿真显示机能可较传统二维芯片晋升约一个数量级。 研究团队强调，这不仅是机能上的冲破，也为美国在本土推动先辈芯片制造供给了新范式。
“内存墙”指的是计算单位的运算才能赓续晋升，而芯片内部与外部存储之间的数据传输速度却难以同步跟上，导致处理器经常“等数据”，算力被严重浪费。 数十年来，半导体家当重要依附赓续缩小晶体管尺寸、在同一平面上塞入更多器件来缓解这一问题，但这一路线正切近亲近物理极限，被称为“微缩墙”。 此次新型单片3D芯片经由过程在垂直偏向整合存储与逻辑电路，相当于在芯片内部建筑了成排“电梯井道”，使大年夜量数据可以同时在不合“楼层”之间高速流动，从而在“内存墙”和“微缩墙”的双重限制下寻找到了新的前程。
此前业界也曾测验测验经由过程高低叠合多颗已完成制造的芯片构建3D体系，但这种“堆叠芯片”方法在层间连接上往往较为粗拙、稀少，仍然存在明显瓶颈。 此次研究采取的是“单片”3D工艺：各功能层在同一晶圆上依次直接发展和加工，经由过程低温制程避免毁伤基层电路，是以可以在更小标准长进行高密度互联。 这一工艺完全在 SkyWater 位于明尼苏达州布卢明顿的贸易晶圆厂中完成，被视为从实验室概念迈向可范围量产架构的重要一步。
在机能方面，早期硬件测试显示，今朝这一原型芯片相较可比的二维设计已实现约四倍机能晋升。 进一步的仿真成果注解，当在此基本上持续增长垂直堆叠层数、构建更高“楼层”的架构时，在包含基于 Meta 开源大年夜模型 LLaMA 的实际AI负载上，整体机能可实现最高约十二倍晋升。 研究团队尤其强调，新架构在能源–延迟乘积（EDP）这一衡量速度与能效综合表示的关键指标上，理论上有望实现100到1000倍的改良。
经由过程极大年夜缩短数据搬运距离并增长垂纵贯道数量，该芯片有望同时兼顾更高吞吐量和更低单次操作能耗，不再须要在机能和功耗之间做传统意义上的“二选一”。 研究者将这一点视为支撑下一代大年夜范围AI体系、朝着“千倍硬件机能晋升”目标迈进的关键路径之一。 他们认为，此次冲破为将来AI硬件演进打开了一个全新的技巧维度，有才能支撑练习和运行更大年夜、更复杂、更及时的模型。
这项工作的重要意义还表如今家当与人才培养层面：经由过程在美国本土贸易晶圆厂成功流片单片3D芯片，团队认为为构建“在美国设计、在美国制造”的先辈芯片体系供给了实际范本。 研究者将其类比为上世纪80年代集成电路革命——昔时一批在美国高校进修芯片设计与制造的学生推动了硅家当的起飞，如今向单片3D集成的改变，同样须要新一代工程师控制全新的工艺与架构常识。
在美国“微电子公地”（Microelectronics Commons）筹划、加州–宁靖洋西北 AI 硬件枢纽（Northwest-AI-Hub）等项目标赞助与协作下，相干高校已开端环绕3D集成和AI专用硬件展开体系化培养。 介入者指出，可以或许在本土制造先辈3D芯片，不仅意味着机能指标上的领先，更意味着在立异节拍、供给链安然以及AI技巧成长偏向上控制更大年夜主动权。
据介绍，这项研究在斯坦福大年夜学工程学院、卡内基梅隆大年夜学工程学院、宾夕法尼亚大年夜学工程与应用科学学院和麻省理工学院结合开展，全部芯片制造由 SkyWater Technology 负责。 项目获得了美国国防高等研究筹划局（DARPA）、美国国度科学基金会研究生奖学金项目、三星、斯坦福 Precourt 能源研究院、Stanford SystemX 联盟、美国国防部“微电子公地”AI硬件枢纽、美国能源部以及国度科学基金会“半导体将来筹划”等多方赞助。
与传统将所有电路“平铺”在同一平面的二维芯片不合，这款原型芯片采取多层极薄电路层垂直堆叠，经由过程高密度垂直连线将各层慎密相连，使数据在存储单位和计算单位之间可以在芯片内部“高低穿梭”，明显缩短传输路径。 在如许的架构下，本地可用内存明显增长，数据不必频繁在远端存储与计算核心之间往返，从根本上缓解了经久困扰高机能与AI芯片的“内存墙”瓶颈。
编译自/ScitechDaily
发表评论 取消回复